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• 2026.07

  神经动力学系统芯片工作发表于《科学》

  与北京大学杨玉超教授团队、中国科学院上海微系统与信息技术研究所宋志棠研究员团队等合作，研制出全球首款基于相变忆阻器的毫秒级神经动力学系统芯片。通过调控相变存储器的电导漂移与多级电导特性，把自适应积分步长的搜索直接映射到器件的物理演化上，在 40nm 工艺下把单步迭代时延压缩至 2.12 毫秒，较先进专用加速器提速 3.82 至 36.27 倍、功耗降低 11.75 至 24.73 倍，端到端脑皮层重建任务较 A100 GPU 提速 50.38 至 478.18 倍。《科学》同期配发专题评述，认为该工作代表了物理驱动计算的理念转变。蔡磊、陶耀宇、解晨晨、闫龙皞为共同第一作者，陶耀宇为共同通讯作者。

  论文 DOI 新华网 基金委报道 EurekAlert!
• 2026.03

  二维材料光电神经元与铁电突触同质集成工作发表于 Nature Communications

  面向神经形态视觉，把二维材料光电神经元与铁电突触在同一工艺平台上同质集成，使光学感知与初步处理在传感器层面完成，减少感知—存储—计算单元分离带来的数据搬移。陶耀宇为共同通讯作者。

  学院报道 Google Scholar
• 2026.02

  高并发三模式忆阻器常微分方程求解器发表于 Nature Communications

  提出粗求解、细求解与粗细混合前瞻性求解三种模式，无需重复编程即可求解任意常微分方程系统。基于实际流片的忆阻器芯片，结合 PCB 与 FPGA 搭建端到端演示平台，在指数函数、洛伦兹方程与三体问题三类经典任务上，较 CPU/GPU 实现 601 至 6920 倍加速与 1710 至 3930 倍能效提升。博士生余连风为第一作者，陶耀宇与杨玉超为通讯作者。

  论文 DOI 学院报道
• 2026.01

  国际首个忆阻器异质集成傅里叶变换系统发表于 Nature Electronics

  提出融合易失型与非易失型忆阻器的高通量频谱计算体系结构 HIFT。VO₂ 易失器件阵列依靠相变振荡原位生成任意基数的频谱波形，最高频率 1.74 MHz、分辨率 50 Hz；TaO_x/HfO_x 非易失多级阵列完成带符号的存内乘累加。系统支持最高 2048 基数、均匀或非均匀的一维／二维离散傅里叶变换，精度达 99.2%，吞吐率 504.3 GS/s，较现有硬件最高提升 96.98 倍。蔡磊、陶耀宇、张腾、刘畅为共同第一作者，陶耀宇为共同通讯作者。

  论文 DOI 学院报道
• 2025.12

  三篇论文在 IEDM 2025 发表

  包括：40nm 混合精度相变存储芯片，采用数字存内计算与自适应漂移补偿，面向具身智能应用，编程延迟降低 63.3%、计算损失降低 13.1 倍（潘泽伦、闫龙皞共同一作，陶耀宇共同通讯）；8Mb 学习感知型 RRAM 存算加速器，面向具身自监督学习；以及基于 64 核相变存算处理器与智能预测编程的高效多模态融合。

  检索 IEDM 2025 混合精度 PCM 检索 8Mb RRAM 加速器 检索 64 核 PCM 处理器
• 2025.11

  面上项目「神经微分方程高并发存算一体芯片研究」获批；A-SSCC 2025 论文发表

  国家自然科学基金面上项目，执行期 2026 年 1 月至 2029 年 12 月。同月，与李萌研究员团队合作的 28nm 混合精度边缘加速器在 IEEE A-SSCC 2025 发表，采用随机计算实现 534.6 TOPS/W 能效，面向具身智能。

  检索 A-SSCC 论文
• 2025.10

  获 2025 年度华为未名青年学者奖

  同年获华为青年人才支持项目资助，开展下一代芯片体系结构研究与探索；并与华为数通产品线启动 FEC 低功耗技术合作研究。

• 2025.09

  VO₂ 图灵不稳定性耦合系统在 ESSERC 2025 发表；局域有源忆阻振荡器工作发表于 National Science Review

  前者利用 VO₂ 器件构成负反馈环耦合系统，驾驭图灵不稳定性实现可控复杂动力学；后者展示局域有源忆阻振荡器的可控复杂行为与频域特征提取能力。两项工作均为后续频域算子电路提供器件基础。

  检索 ESSERC 论文 检索 NSR 论文
• 2025.07

  可重构存内排序系统发表于 Nature Electronics

  国际上首次实现面向高复杂度排序任务的存算一体硬件系统。基于 1T1R 忆阻器阵列的位读取机制，提出无需比较器的树节点跳过（TNS）与跨阵列树节点跳过（CA-TNS）排序方案，支持多种数据规模与数据类型。实测较传统排序系统吞吐提升 7.70 倍、能效提升 160.4 倍、面积效率提升 32.46 倍，并演示了 Dijkstra 最短路径搜索与原位剪枝的神经网络推理。博士生余连风为第一作者，陶耀宇与杨玉超为共同通讯作者。成果入选 2025 中国半导体十大研究进展候选与 2025 年度中国芯片科学十大进展候选。

  论文 DOI 北大新闻网 科学网 TechXplore 采访
• 2025.05

  受邀作学术报告；128Mb 相变存储芯片存内目标检测工作发表于 Advanced Science

  应邀在湖南工商大学前沿交叉学院「麓山大讲堂」作报告。同期，与中科院上海微系统所合作的 128Mb 碳掺杂 Ge₂Sb₂Te₅ 相变存储芯片存内目标检测工作发表于 Advanced Science；基于 40nm 相变存算芯片的 CNN 高效流水线编程方案在 IEEE EDTM 2025 发表。

  麓山大讲堂 检索 Advanced Science 论文
• 2025.03

  可编程概率处理单元架构 PROCA 在 HPCA 2025 发表；北京市非共识项目立项

  与燕博南研究员团队合作提出面向因果推断的可编程概率处理单元架构，通过接受／拒绝预测与多核流水线加速采样，较 GPU 实现 42 至 1058 倍加速。同月，北京市自然科学基金非共识研究项目「超越图灵机的高阶动力学芯片架构」获批。

  检索 HPCA 论文
• 2025.01

  物理不可克隆存内计算工作发表于 Nature Communications

  首次实现片上集成的物理不可克隆存内计算，并提出面向边缘端存内神经网络加速的新型编码方案，以低硬件开销同时保护神经网络的输入、权重与结构信息。陶耀宇为合作作者。

  北大新闻网 Google Scholar
• 2024.12

  获华为计算产品线最佳技术合作奖；双模式相变存算芯片在 IEDM 2024 发表

  后摩尔算子拓展电路架构 IP 面向华为等企业出货，获 2024 年度华为计算产品线最佳技术合作奖（每年仅评选五项）。同月，基于 40nm 双模式（电流域／电荷域）相变存算芯片与硬件自适应漂移补偿的神经流形学习工作在 IEDM 2024 发表，实现 476 倍能效提升。北京大学以 15 篇论文成为本届 IEDM 录用最多的高校。

  北大新闻网 IEDM 2024 检索 IEDM 论文
• 2024.11

  存内数据库指令集架构 MeMCISA 在 MICRO 2024 发表

  以存储为中心组织数据库操作，把选择、连接、聚合等核心操作下沉到忆阻器阵列内执行，形成一套面向数据库负载的指令集抽象。博士生朱奕航为第一作者，陶耀宇与杨玉超为共同通讯作者。

  检索 MICRO 论文
• 2024.08

  可扩展通用伊辛机发表于 Nature Electronics

  基于自主研发的 40nm 嵌入式忆阻器工艺设计存内伊辛计算芯片，以交互中心的存储与存算方式求解任意伊辛图组合优化问题，最大割问题较 GPU 加速 4.56 至 7.32 倍、图着色问题加速 442 至 1450 倍。陶耀宇为合作作者。

  论文 DOI 北大新闻网
• 2024.06

  树突神经元与高密度 RRAM 芯片集成的全硬件神经形态计算发表于 Advanced Functional Materials；全范德华双极铁电光学异质突触发表于 Advanced Materials

  前者集成可训练树突神经元与高密度 RRAM 芯片实现全硬件忆阻神经形态计算；后者面向传感器内计算提出可配置的光学异质突触，陶耀宇为共同通讯作者。

  检索 AFM 论文 检索 AM 论文
• 2024.02

  VO₂ 忆阻器原位频率转换器发表于 Nature Communications

  基于高一致性、可校准的 VO₂ 忆阻振荡器构建 8×8 阵列频率转换器，在紧凑外围电路配合下原位完成频率合成与混频，支持 2 至 8 通道、最高 48 kHz 的低频物联网信号处理，端到端无线物联网测试降低 1.45 至 1.94 倍能耗。陶耀宇为共同通讯作者。

  论文 DOI
• 2024.01

  两项重大计划子课题启动

  国家自然科学基金重大研究计划「后摩尔时代新器件基础研究」重点支持项目子课题「SRAM 与 RRAM 融合的异构存算一体架构研究」，以及科技部国家重点研发计划「物态调控」专项课题「基于莫尔超晶格光子学原型器件构建」相继启动。

• 2023.09

  入选国家高层次青年人才

  同年获 Wiley Open Science Excellent Author 奖；国家自然科学基金优秀青年科学基金项目（海外）「基于先进器件的软硬件协同芯片架构设计」执行中。

• 2023.06

  异构系统级封装 Arvon 在 VLSI 2023 发表并发表于 JSSC

  与密歇根大学 Zhengya Zhang 教授团队及 Intel 合作，Arvon 集成 14nm FPGA 与两颗 22nm 1.8 TFLOPS/W DSP 芯粒，通过 1.7 Tbps/mm² 的 AIB 2.0 接口互连，提供多样化负载加速。陶耀宇为合作作者。

  检索 JSSC 论文
• 2023.02

  eNODE 在 HPCA 2023 发表；Neural ODE FPGA 加速在 FPGA 2023 发表

  eNODE 面向神经常微分方程的边缘推理与训练，引入提前终止机制，较当时最快的 AI 芯片加速 2.6 倍（共同一作）。FPGA 工作提出两阶段结构化剪枝与基于历史的步长搜索，在 Virtex-7 上实现 2.6 倍以上加速（共同通讯）。同年，集成忆阻器网络生理信号处理（Advanced Electronic Materials）与动态忆阻储备池癫痫检测（APL Machine Learning）两项工作发表。

  检索 HPCA 论文 检索 FPGA 论文
• 2022.07

  加入北京大学，组建 PKU-LEAP

  入职北京大学人工智能研究院与集成电路学院，同年入选北京大学博雅青年学者、北京智源人工智能研究院青源学者。

• 2022.05

  两篇论文在 ISCAS 2022 发表

  非二进制 SCL 极化码译码的高吞吐分树架构（第一作者），以及基于列跳过算法的快速可扩展忆阻存内排序（通讯作者）。后者是存内排序系统工作的起点。

  arXiv 分树架构 arXiv 列跳过排序
• 2021.12

  HiMA 在 MICRO 2021 发表；Globecom 2021 论文获最佳论文奖

  HiMA 为可微分神经计算机设计基于历史的分布式访存引擎，通过分布式 DNC-D 模型使几乎所有访存操作在本地完成，40nm 综合后较当时最快的记忆增强神经网络加速器提速 6.47 与 39.1 倍，较 RTX 3080Ti 最高提速 2646 倍。DNC 辅助的 SCL 翻转译码工作在三百余篇论文中获 IEEE Globecom 最佳论文奖。同年第三次获美国高通公司技术明星奖。

  arXiv HiMA arXiv DNC 辅助译码
• 2021.02

  可配置分树极化码译码器发表于 JSSC

  把 VLSI 2019 的分树架构扩展为完整期刊工作，系统给出可配置连续取消列表译码的架构设计与 40nm 芯片实测结果。该工作后被 Erdal Arıkan、Muriel Médard、Naresh Shanbhag 等学者引用为极化码芯片的代表性工作。

  检索 JSSC 论文
• 2019.06

  3.25 Gbps 可配置分树极化码译码芯片在 VLSI 2019 发表

  40nm CMOS 工艺，面积 0.64 mm²，能效 13.2 pJ/b，吞吐达当时世界最高的 3.25 Gbps，获 VLSI 最佳论文奖提名。同年，LDPC 码高效后处理器工作发表于 TCAS-I，非二进制 LDPC 自动化 FPGA 原型框架在 ISCAS 2019 发表。

  检索 VLSI 论文 arXiv TCAS-I 论文 arXiv FPGA 框架
• 2012–2015

  非二进制 LDPC 译码芯片系列工作

  从 ISCAS 2012 的高吞吐非二进制 LDPC 译码架构（第一作者）起，到 ISSCC 2013 的 1.15 Gb/s 全并行译码器、VLSI 2014 的 4.68 Gb/s 置信传播极化译码器，再到 JSSC 2015 的细粒度动态时钟门控全并行译码器，形成一组解决 LDPC 误码率墙问题的芯片工作；ISCAS 2013 原位错误检测工作获最佳论文奖提名。

  检索 JSSC 2015 检索 ISSCC 2013 检索 ISCAS 2012